在芯片设计的浩瀚星空中，一颗新星正在冉冉升起——英诺达（成都）电子科技有限公司日前隆重推出其最新研发的RTL级功耗优化工具——EnFortius®RTLPowerExplorer（ERPE）。这一创新工具将在功耗优化领域掀起新一轮革命，助力设计师在RTL设计阶段高效探索功耗减少的可能性，大大降低芯片功耗。

　　如今，芯片设计正变得愈加复杂，设计师面临着日益严峻的功耗管理挑战。如果功耗优化能够在设计初期考虑，理想的效益将不言而喻。与后期的物理设计或制造阶段相比，RTL阶段的高抽象性为设计者提供了全局视角，使他们可以从微观架构出发，系统地消除冗余功耗，不仅提升了设计效率，也避免了后期不必要的重工或成本浪费。因此，RTL阶段的功耗优化已然成为提升芯片能效与控制成本的核心环节。

　　ERPE的诞生基于英诺达自主研发的精准功耗分析技术，独创的深度可达性分析（DRA）算法更是其核心竞争力所在。该工具专注于在RTL阶段探索时钟优化的可能性，并通过其强大的逻辑优化引擎，优化门控使能信号（Clock Gating Enable），向用户更好的提供丰富的功耗优化建议。这种及时识别功耗关键点的能力，令设计师在后期设计迭代中的修正成本大幅降低。

　　江苏华创微系统有限公司的项目负责人符青表示：“ERPE真正改变了RTL阶段功耗优化的现状，以前这一过程往往费时费力、效果有限，如今功耗优化效率明显提升，特别是在时钟优化和逻辑优化上。”

　　英诺达的董事长兼CEO王琦博士也表示：“我们深知RTL阶段高效功耗分析和优化的重要性，ERPE是我们在低功耗设计领域的重要一步，它凝聚了我们的技术积累和创新智慧。我们期待它为芯片设计师带来更高效的体验。”

　　时钟门控技术在芯片设计中被大范围的应用于降功耗，但传统工具常常局限于表层逻辑分析，未能充分挖掘潜在的时钟门控机会。而ERPE工具通过多种技术方法，能够在RTL阶段分析寄存器的时序逻辑，发现深层的时钟门控机会，精准估算功耗节省。在其内建的报告中，不仅展示了不同策略的功耗节省潜力，还综合电路性能、面积、时序等维度，帮助设计师做出优选方案。

　　ERPE的可观测性驱动和稳定信号驱动时钟门控优化技术，使得设计师可以轻轻松松实现低功耗目标。这一切都归功于DRA算法的支持，它极大地提升了设计师对ODCG与SDCG的探索能力，优化流程变得更简洁明了。

　　随着ERPE的发布，英诺达在低功耗设计领域的产品阵容更完善，为客户提供了从设计到实现的全面优化解决方案。期待ERPE在马上就要来临的IICShanghai展会中展现其魅力，让我们大家一起见证这一科技新神器的诞生！返回搜狐，查看更加多